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研究生: 張茗雅
Chang, Ming-Ya
論文名稱: 低面積BWNN積體電路設計及應用於人臉辨識之研究
Low-area-cost BWNN Hardware Architectures and Applications to Face Recognition
指導教授: 黃文吉
Hwang, Wen-Jyi
學位類別: 碩士
Master
系所名稱: 資訊工程學系
Department of Computer Science and Information Engineering
論文出版年: 2019
畢業學年度: 107
語文別: 中文
論文頁數: 51
中文關鍵詞: 人工智慧類神經網路摺積類神經網路二元化類神經網路人臉辨識
英文關鍵詞: Partial output accumulation
DOI URL: http://doi.org/10.6345/NTNU201900768
論文種類: 學術論文
相關次數: 點閱:89下載:11
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  • 人工智慧議題在近幾年來竄起,以及類神經網路的快速發展,使得我們的生活逐漸加入了類神經網路的應用,例如:股價預測、語音辨識、人臉辨識,尤其在APPLE公司推出了加入臉部辨識的手機機型後,帶給人們更多的便利性,也讓人臉辨識議題得到更多的關注。
    然而裝載在行動裝置上勢必需要低功率且不能使用太多的硬體資源,因此本論文的研究目的是設計低面積電路於FPGA上實作人臉辨識。不過利於圖像辨識的摺積神經網路是利用浮點數做運算,這會造成硬體的消耗資源上升,為此本論文使用二元化類神經網路來實現人臉辨識,藉由量化模型的方式下降硬體面積,二元化類神經網路相較於摺積神經網路辨識率是較低的,於是本論文捨棄使用量化活化函數只保留量化參數,簡稱BWNN(Binarized Weights Neural Networks),以此可以達到與摺積神經網路相匹敵的辨識效能。
    本論文亦設計Partial output架構,此能更加降低硬體的消耗資源,依實驗結果顯示,本論文能兼具低面積、低消耗功率且又有著高辨識率的優點,因此可以在更小的晶片上實現人臉辨識系統,使得在生活中能更被廣泛應用。

    中文摘要 i 目錄 ii 附表目錄 iii 附圖目錄 iv 第一章 緒論 1 第一節 研究背景 1 第二節 研究動機 2 第三節 研究目的與方法 6 第四節 全文架構 9 第二章 基礎理論及技術背景 10 第一節 BNN與CNN的比較 10 第二節 Batch Normalization 12 第三節 Activations 13 第三章 系統架構 15 第一節 研究流程 15 第二節 電路架構 16 第一項 C1電路架構 18 第二項 S2、S4電路架構 22 第三項 B1、B2電路架構 25 第四項 C3電路架構 27 第五項 F5電路架構 36 第四章 實驗環境與效能分析 40 第一節 實驗環境與開發平台 40 第二節 軟體實驗結果 44 第三節 硬體實驗結果與效能分析 45 第五章 結論 50 參考文獻 51

    一、中文文獻
    鄭博文, “基於嵌入式系統的深度學習應用之研究—以人臉辨識為例, ” 國立台灣師範大學, 2019.
    謝斯宇, “基於臉部偵測及CNN模型之硬體臉部辨識系統, ”國立台灣師範大學, 2019.

    二、英文文獻
    Baoyuan Liu, Min Wang, Hassan Foroosh, Marshall Tappen, Marianna Pensky. Sparse convolutional neural networks,” 2015.
    Matthieu Courbariaux, Itay Hubara, Daniel Soudry, Ran El-Yaniv, Yoshua Bengio, “Binarized Neural Networks: Training Deep Neural Networks with Weights and Activations Constrained to +1 or -1,” 2016.
    F. Li, B. Zhang, B. Liu, “Ternary weight networks,” 2016.
    Hubara, M. Courbariaux, D. Soudry, R. El-Yaniv, Y. Bengio, “ Quantized neural networks: Training neural networks with low precision weights and activations,” 2016.
    Shilin Zhu, Xin Dong, Hao Su, “ BinaryEnsembleNeuralNetwork: MoreBitsperNetworkorMoreNetworksperBit?” 2018.
    W. Hwang, Y. Jhang, T. Tai, “ An efficient FPGA-Based architecture for convolutional neural networks, ” 2017.
    Shrutika Redkar, “Deep Learning Binary Neural Network on an FPGA,” 2017.
    Jeng-Hau Lin, “Binarized Convolutional Neural Networks with Separable Filters for Efficient Hardware Acceleration,” 2017.
    itayhubara“Training Deep Neural Networks with Weights and Activations Constrained to +1 or -1. implementation in tensorflow ,” [Online]. Available: https://github.com/itayhubara/BinaryNet.tf. [Accessed Oct. 5, 2018]

    下載圖示
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