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研究生: 高偉傑
論文名稱: CESL應力層與側壁結構對NMOSFET之應力模擬
The stress simulation of strained NMOSFET induced by CESL and spacer
指導教授: 劉傳璽
Liu, Chuan-Hsi
屠名正
Twu, Ming-Jenq
學位類別: 碩士
Master
系所名稱: 機電工程學系
Department of Mechatronic Engineering
論文出版年: 2014
畢業學年度: 102
語文別: 中文
論文頁數: 93
中文關鍵詞: 接觸蝕刻終止層有限元素分析側壁
英文關鍵詞: CESL, Finite element analysis, Spacer
論文種類: 學術論文
相關次數: 點閱:746下載:75
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  • 本研究主要針對具接觸孔蝕刻停止層 (contact etch stop layer, CESL) 之n型電晶體結構進行分析,並探討其材料及結構尺寸對元件應力分佈與性能之影響。由於CESL能提升電晶體元件之效能,為探討其結構影響之顯著性,本研究將CESL區分成三個部位,分別為CESL-Top、CESL-Lateral及CESL-Bottom三個區域,探討其結構之間傳遞應力與互相影響的情形,針對材料比例作模擬設計,並比較通道區域的應力分佈。
    本論文分為三個研究方向,分別為CESL區分為三個區塊之影響研究、在覆蓋CESL層下之spacer影響研究以及在覆蓋CESL層下之電晶體尺寸影響研究。為了改善結構中間接效應的影響,在設計結構中,以區域結構分別建立,並在部分結構中施加應力的方式去探討,在n型電晶體中覆蓋1 GPa之CESL拉伸應力,而在改變閘極長度時,使得接觸CESL所覆蓋的區域也會跟著變動,可以隨著分析圖示中看出力量的分佈情形。首先,本文以2D模擬與文獻作比較,確定通道區域在z方向發生結構間的間接效應影響後,便以3D模擬設計去改善間接效應所帶來的應力現象,結果也發現在短通道時,CESL-Bottom區域能提供在通道中x方向最為顯著的影響。
    另一方面,在電晶體製程的側壁結構 (spacer) 也是擔任傳遞力量的重要角色,在側壁結構內側的氧化層也常因為尺寸過小而被忽略,本研究設計二氧化矽層與氮化矽層之間的結構比例,觀察其CESL傳遞力量至通道間的影響情形,本研究考慮元件佈局圖對於電晶體之應力分佈與性能表現之影響,以二維與三維有限元素分析,發現在二氧化矽層與氮化矽層之間比例為1:3時,CESL傳遞應力至通道中開始出現有效的提升,而在短通道中也有更明顯的表現。因此,針對短通道結構設計,若適度調整spacer結構中較低楊氏係數的材料比例,便能於通道區域產生機械應力,其能有效的改善電晶體性能。

    In this study, the effect of structure size of the n-type metal-oxide field-effect transistors (NMOSFET) with contact etching stop layer (CESL) for the stress distribution and performance was analyzed. The strain nitride capping layer (CESL) was used as a stress booster improving the performance of transistors. The stress in channel region for various parts of CESL (CESL-top, CESL-lateral, CESL-bottom) were compared. It kept the whole CESL but to take into account intrinsic stress only in one CESL zone, the other two zones were stress free. The indirect effect was defined as the impact of a CESL zone in interaction with two other CESL zones. In this research, the NMOSFET was combined CESL tensile stressor and equalled to 1GPa. The result of simulation explained how the CESL transmitted the intrinsic stress to the channel. It indicated that the nitride capping layer CESL provided enough channel stresses in the short channel. The CESL-bottom had more obvious influence on the CESL-classical. The range of CESL-bottom can also be adjusted to improve the performance.
    On the other hand, the strained-Si approach to enhance the channel stress induced by the CESL stressor using a spacer material between SiN and oxide had been demonstrated. We used finite element analysis (FEA) process to investigate the following research. In this study, the 3D simulation can improve the indirect effect to the channel region. In particular, when the ratio of the oxide width to the composite spacer width is 1:3, the channel stress of the SiN/oxide composite spacer almost remains the same as that of the pure oxide spacer. This explains why a low Young’s modulus material of the composite spacer serves as a stress-buffer layer on a CESL stressor. Therefore, the shorter length combining a CESL can enhance the device characteristics. For a composite spacer scheme, the silicon dioxide with a relatively low young’s modulus as a stress-buffer of the spacer becomes more important for the devices with a shorter gate length. The device performance can be efficiently improved if the stress induced within the channel region can be properly modified.

    第一章 緒論 1 1.1 前言 1 1.2研究動機與方向 1 1.3論文架構 2 第二章 文獻探討 4 2.1 金氧半場效電晶體 4 2.1.1關於摩爾定律 4 2.1.2電晶體結構 7 2.2應變工程技術 10 2.2.1應力與應變 10 2.2.2等向性材料與均質性材料 13 2.2.3應變矽的物理機制 13 2.3接觸孔蝕刻停止層 17 2.3.1局部應變技術 17 2.3.2接觸孔蝕刻停止層技術 19 2.3.3輸出特性ID-VD曲線探討 27 2.3.4轉移特性ID-VG曲線探討 32 2.4汲極與源極之應變技術 35 2.4.1全面應變技術 36 2.4.2汲極與源極中的應變矽與CESL應力結構 39 2.5在CESL層下側壁結構傳遞應力至通道的關係 41 2.6壓阻效應 49 2.7總結 50 第三章 實驗設計與研究方法 51 3.1有限元分析的基本概念 51 3.1.1 ANSYS有限元素分析 52 3.1.2模型的簡化 53 3.1.3材料參數特性 57 3.2研究分析流程 58 3.2.1材料參數與邊界條件設定 58 3.2.2實驗動機與流程 59 3.2.3模擬方法與步驟 61 3.3總結 64 第四章 模擬結果探討 65 4.1 CESL區分為三個區塊之影響 65 4.1.1針對三個區塊之CESL影響通道應力之模擬分析 67 4.1.2針對三軸探討影響通道應力之模擬分析 73 4.2在覆蓋CESL層下之spacer影響 78 4.2.1以spacer不為應力源之影響通道應力之模擬分析 78 4.2.2以spacer應力源之影響通道應力之模擬分析 80 4.3在覆蓋CESL層下之電晶體尺寸影響 82 4.3.1電晶體尺寸微縮之模擬分析 82 4.3.2電晶體尺寸過大之通道應力反轉模擬分析 83 4.4總結 85 第五章 結論與未來展望 86 5.1結果與討論 86 5.2未來展望 87 參考文獻 89 表目錄 表2-1 n-MOSFET與p-MOSFET之比較表 9 表2-2 應變矽中伸張應變以及壓縮應變對電晶體驅動電流的影響 14 表2-3 全面應變與局部應變的比較 18 表2-4 在不同比例的氣體流量下所得到的CESL應力值 19 表2-5 電晶體的三維應力表現 22 表2-6 電晶體操作開關之輸出特性 27 表2-7 D-shape spacer與L-shape spacer之比較圖 48 表2-8 n型電晶體與p型電晶體在不同電流方向中之壓阻係數 49 表3-1 模擬分析之材料參數列表 62 圖目錄 圖2-1 依照摩爾定律預測電晶體尺寸的走向 5 圖2-2 依照摩爾定律預測電晶體數量的成長趨勢 6 圖2-3 依照摩爾定律預測電晶體尺寸微縮及S/D接面深度降低的走向 6 圖2-4 金氧半電容 (MOS) 7 圖2-5電晶體結構 8 圖2-6定義應力之示意圖 11 圖2-7定義應變之示意圖 12 圖2-8 應力-應變圖 13 圖2-9 在無應變狀態下之導電帶能谷與價電帶能帶示意圖 15 圖2-10 在雙軸應變狀態下之導電帶能谷與價電帶能帶示意圖 15 圖2-11 雙軸應變矽之導電帶示意圖 16 圖2-12 電晶體全面應變中受到晶格不匹配原理示意圖 18 圖2-13 在電晶體上覆蓋CESL拉伸應力之示意圖 20 圖2-14 CESL厚度與CESL應力大小對通道產生應力之示意圖 21 圖2-15 在電晶體上覆蓋CESL拉伸應力之示意圖 21 圖2-16 CESL在不同通道長度下對電晶體元件通道之應力分佈狀況 22 圖2-17 頂部CESL層作用在電晶體結構上之示意圖 24 圖2-18 側邊CESL層作用在電晶體結構上之示意圖 24 圖2-19 底部CESL層作用在電晶體結構上之示意圖 24 圖2-20 不同的應力區域在不同閘極長度中對X方向作應力曲線圖 25 圖2-21 不同的應力區域在不同閘極長度中對Y方向作應力曲線圖 25 圖2-22 不同的應力區域在不同閘極長度中對Z方向作應力曲線圖 26 圖2-23 分別對於頂部CESL層、側邊CESL層與底部CESL層對於通道的間接效應影響 26 圖2-24 理想n型電晶體輸出特性曲線圖 28 圖2-25 實際n型電晶體輸出特性曲線圖 29 圖2-26 CESL在三種不同厚度之輸出特性曲線圖 31 圖2-27 操作在線性區之 (a) 轉移特性I_D-V_G圖 (b) 轉移電導g_m-V_G圖 33 圖2-28 電晶體操作在飽和區之轉移特性圖 34 圖2-29 汲極與源極甜入矽鍺合金之步驟示意圖 35 圖2-30電晶體全面應變製程式意圖 37 圖2-31 電晶體全面應變中受到晶格不匹配原理示意圖 37 圖2-32 (a) 矽與矽鍺的晶格大小 (b) 將矽沉積矽鍺上使晶格常數較小的矽原子受到橫向張力產生應變 38 圖2-33 觀察NMOS與PMOS中電子電洞之遷移率 38 圖2-34 汲極與源極填入矽鍺合金與具CESL應力之示意圖 39 圖2-35 汲極與源極填入矽鍺合金與具CESL應力之I_on-I_off示意圖 40 圖2-36 使用壓阻係數來推測其模擬結果之載子遷移率增益 40 圖2-37 CESL層藉由spacer傳遞應力至通道知識意圖 42 圖2-38 spacer材料影響傳遞應力之重要參數 (a) 普松比之探討 (b) 楊氏模數之探討 42 圖2-39 電晶體中spacer結構之示意圖 43 圖2-40 spacer結構中以氮化矽與二氧化矽為材料之輸出特性比較圖 44 圖2-41 D-shape spacer與L-shape spacer結構之示意圖 46 圖2-42 D-shape與L-shape結構受到間接效應的示意圖 46 圖2-43 L-shape spacer結構之示意圖 47 圖2-44 D-shape與L-shape之比較圖 47 圖2-45 D-shape spacer與L-shape spacer之比較圖 48 圖3-1 三維的四方體結構 54 圖3-2 模型簡化為平面應變之示意圖 55 圖3-3 三維的薄板結構 55 圖3-4 模型簡化為平面應變之示意圖 56 圖3-5 二維的平面元素 57 圖3-6 三維的平面元素 57 圖3-7 實驗流程圖 59 圖3-8 手繪電晶體模型 60 圖3-9 分割網格於電晶體元件模型 60 圖3-10 四分之一結構對稱之結合CESL之電晶體模型 62 圖4-1 覆蓋CESL於電晶體元件之二維結構 66 圖4-2 電晶體元件之上視圖 66 圖4-3 CESL層區分為三個區塊於電晶體之二維結構 67 圖4-4 CESL覆蓋於MOSFET頂部之示意圖 (a) 短通道元件 (b) 長通道元件 69 圖4-5 CESL覆蓋於MOSFET頂部之2D應力分析及比較 70 圖4-6 CESL覆蓋於MOSFET側邊之示意圖 (a) 短通道元件 (b) 長通道元件 70 圖4-7 CESL覆蓋於MOSFET側邊之2D應力分析及比較 71 圖4-8 CESL覆蓋於MOSFET底部之示意圖 (a) 短通道元件 (b) 長通道元件 71 圖4-9 CESL覆蓋於MOSFET底部之2D應力分析及比較 72 圖4-10 CESL覆蓋於MOSFET之示意圖 72 圖4-11 CESL覆蓋於MOSFET之2D應力分析及比較 73 圖4-12 文獻利用3D實驗以三維方向探討三個區域之CESL層對通道區域影響 74 圖4-13 設計2D模擬以三維方向探討三個區域之CESL層對通道區域影響 74 圖4-14 設計3D模擬使覆蓋頂部CESL層於電晶體元件中理想架設與趨勢圖之比較 75 圖4-15 設計3D模擬使覆蓋側邊CESL層於電晶體元件中理想架設與趨勢圖之比較 76 圖4-16 設計3D模擬使覆蓋底部CESL層於電晶體元件中理想架設與趨勢圖之比較 76 圖4-17 設計3D模擬使覆蓋合併CESL層於電晶體元件中理想架設與趨勢圖之比較 77 圖4-18設計3D模擬以三維方向探討三個區域之CESL層對通道區域影響 77 圖4-19 以spacer不為應力源之覆蓋CESL拉伸應力於n型電晶體 79 圖4-20 以spacer為應力源之覆蓋CESL拉伸應力於n型電晶體 (a) spacer為拉伸應力源 (b) spacer為壓縮應力源 80 圖4-21 以spacer為應力源之覆蓋CESL壓縮應力於p型電晶體 (a) spacer為壓縮應力源 (b) spacer為拉伸應力源 81 圖4-22 設計3D模擬以三維方向探討三個區域之CESL層對通道區域影響 82 圖4-23設計3D模擬以三維方向探討三個區域之CESL層對通道區域影響 83 圖4-24 CESL為-1 GPa與spacer為+700 MPa之通道區域應力分佈情況,通道長度分別為32 nm、180 nm、500 nm以及1000 nm 84

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