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研究生： 李琢琛
論文名稱： 非同步微處理器實作-以8051為例
指導教授： 吳榮根
學位類別： 碩士
Master
系所名稱： 資訊工程學系
Department of Computer Science and Information Engineering
論文出版年： 2012
畢業學年度： 100
語文別： 中文
論文頁數： 65
中文關鍵詞： 非同步電路 、8051微處理器 、Pulse Mode 、FPGA 、DE0
英文關鍵詞： Asynchronous Circuit, 8051 Microprocessor, Pulse Mode, FPGA, DE0
論文種類： 學術論文
相關次數： 點閱：177  下載：14 
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    • 8051微處理器是嵌入式系統經常使用的微控制器。我們修改同步8051的電路，加入非同步電路的設計概念，希望能提升效能。以pulse mode設計handshake元件，用以取代同步電路中的clock。Handshake元件有著三種不同時間長度的延遲時間，依據不同的電路行為給予適當的延遲時間。我們使用Quartus II作為開發軟體。最後，將電路燒錄至Altera DE0實驗板，以確認功能正確，並且使用硬體計時器來進行效能比較。經由實驗，非同步8051比同步8051在效能提升30%以上，在面積上只增加不到3%。

    8051 microprocessor is often used in embedded systems as the microcontroller. We modify the synchronous 8051 circuit by adding asynchronous circuit design concept for achieving a higher performance. We design handshaking components using pulse mode to replace the clock signal of synchronous. Based on different circuit behavior, we give appropriate delay time to the handshaking components. Three different lengths of delay time are used. Using Quartus II as the developing software, we also implement a synchronous 8051 in Altera DE0 board to confirm its functionality correctness and use a hardware timer for performance comparison. It is shown that the asynchronous 8051 is over 30% faster than the synchronous one, while only 3% of the circuit area is added.

    誌謝 I 中文摘要 II ABSTRACT III 目錄 IV 附表目錄 VI 附圖目錄 VII 第一章 緒論 1 1.1 研究背景 1 1.2 研究目的 2 1.3 論文內容介紹 2 第二章 實驗開發平台介紹 3 2.1 軟體套件探討 3 2.1.1 Quartus II開發套件 4 2.2 硬體平台探討 7 2.2.1 DE0開發板 7 2.2.2 FPGA晶片探討 9 第三章 非同步電路探討 11 3.1 非同步電路與同步電路的比較 11 3.2 非同步電路Handshake Protocol介紹 14 3.2.1 Bundled data探討 14 3.2.2 Dual-rail Handshake protocol 15 3.2.3 Pulse Mode 17 3.2.4 Protocol 比較 17 3.3 非同步電路系統種類 18 3.4 非同步微處理器介紹 19 3.4.1 CAP-Caltech Asynchronous Processor 19 3.4.2 FAM-Fully Asynchronous Microprocessor 19 3.4.3 NSR-Nonsynchronous RISC 21 3.4.4 AMULET1 22 3.4.5 SA8051 23 3.4.6 PA8051 24 3.4.7非接觸式智慧晶片卡 25 第四章 8051探討 27 4.1 8051架構 28 4.2 8051指令集 29 4.3 8051指令執行時序 30 4.4 Dalton I8051 IP core 33 4.5 內部元件探討 34 4.5.1 程式記憶體(ROM) 34 4.5.2 解碼器(Decoder) 35 4.5.3 算術邏輯單元(ALU) 36 4.5.4隨機存取記憶體(RAM) 36 4.5.5 控制單元(controller)： 36 第五章 方法介紹 39 5.1 分析各個元件 40 5.2 分析Controller 41 5.3 設計handshake元件 42 5.3.1 handshake內部探討 43 5.4 handshake元件實現 45 5.5 非同步8051模擬測詴 47 第六章 本次實驗的成果展示跟比較 48 6.1 驗證實驗結果 48 6.2 時間測量方法 49 6.3 測量結果 51 附錄一：GCD程式 56 附錄二：乘除法 57 附錄三：平方根 58 附錄四：計算機 59 附錄五：跑馬燈 62 參考文獻 63 附表目錄 表1 非同步電路優缺點 13 表2 The 8051 instruction set. All mnemonics copyrighted Intel Corporation 1980 30 表3 各元件所需最低時間 40 表4 各程式執行結果 49 表5 Quartus II waveform模擬結果 51 表6 硬體測量時間結果 52 表7 DE0資源使用 54 附圖目錄 圖1 Quartus II操作介面 4 圖2 Quartus II編譯流程 5 圖3 燒錄介面 6 圖4 DE0開發板的樣式 8 圖5 Cyclone III 連接方塊圖 9 圖6 bundled data 示意圖 14 圖7 4- phase Bundled data protocol 14 圖8 2phase bundled-data protocol 14 圖9 the 4-phase dual-rail protocol. 16 圖10 多資料的dual-rail傳遞流程 16 圖11 Pulse Mode執行流程 17 圖12 邏輯區塊延遲與線路延遲示意圖 18 圖13 Caltech Asynchronous Processor 架構 19 圖14 Fully Asynchronous Microprocessor的管線化架構圖 20 圖15 Nonsynchronous RISC 架構圖 21 圖16 Amulet1 processor organization 22 圖17 The architecture of SA8051 23 圖18 PA8051 設計圖 24 圖19 智慧卡架構圖 25 圖20 intel 8051 結構圖 28 圖21 指令執行時序狀態說明 31 圖22 8051的指令指行時序流程 32 圖23 Dalton的架構圖 33 圖24 Quartus II Mega-function 35 圖25 CPU_STATE 流程圖 37 圖26 EXE_STATE 流程圖 38 圖27 非同步8051架構圖 39 圖28 ADD A, #data CS_3 delay select code 43 圖29 Handshake 架構圖 44 圖30 delay mode架構圖 45 圖31 bank of delays 實作 46 圖32 handshake 模擬 46 圖33 handshake 模擬圖 47 圖34 GCD執行結果 48 圖35 乘除法執行結果 48 圖36開根號執行結果 49 圖37 test all執行結果 49 圖38 測量時間架構圖 50 圖39 timer code 50 圖40 測量GCD時間 52 圖41 測量乘除法時間 52 圖42 測量開根號時間 52 圖43 測量test all時間 52

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