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研究生: 朱冠宇
Chu, Guan-Yu
論文名稱: 鐵電效應於負電容電晶體與1T記憶體應用
Negative Capacitance Field-Effect Transistor and 1T Memory with Ferroelectric Effect
指導教授: 李敏鴻
Lee, Min-Hung
學位類別: 碩士
Master
系所名稱: 光電工程研究所
Graduate Institute of Electro-Optical Engineering
論文出版年: 2015
畢業學年度: 103
語文別: 中文
論文頁數: 51
中文關鍵詞: HfO2:Zr鐵電負電容電晶體低次臨界擺幅1T記憶體
英文關鍵詞: HfO2:Zr, NC-FeFET, steep subthreshold swing, 1T Memory
論文種類: 學術論文
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  • 德國T. S. Böscke團隊在IEDM 2011發表的論文中提到,長久下來,在具有快速操作、低耗電及非揮發性記憶體技術中,鐵電場效應電晶體(FeFET)有著顯著的地位。
    MOSFET的SS在常溫下根據Boltzmann tyranny其物理極限為2.3kbT/decade。為突破此極限則需改變SS公式中body factor,其中Cins可藉由絕緣層材料的選擇達成負電容,室溫之SS< 60mV/dec。
    在FeRAM中,資料能長期的儲存在有極化效果的閘極絕緣層裡,並且利用元件的VT位移產生的window做非破壞性的資料讀取。此概念在已被實驗證明出,但在實作上難以達成非揮發性記憶體操作規格。
    本研究的目標就是發展利用鐵電負電容,達到低次臨界擺幅次世代電晶體研究與1T記憶體,故於此研究將發展HfO2:Zr,造成極化效果。目標則是改善次臨界擺幅(subthreshold swing)與hysteresis window,讓資料能儲存於FeRAM中。

    The paper of T. S. Böscke’s team reported in IEDM 2011.The FeFET is a long-term contender for a fast, low power and nonvolatile memory technology.
    Physical limitation of Boltzmann tyranny with 2.3kbT/decade for MOSFET at room temperature restricts the switching slope. For break through the physical limitation, the equation of body factor of subthreshold swing must be < 1, the Cins turn into negative capacitance by select insulator material. Subthreshold swing will be < 60mv/dec. at room temperature.
    In FeRAM, information is permanently stored as polarization state of the gate insulator and can be read non-destructively as a shift of the threshold voltage. The FeRAM concept was experimentally demonstrated, but the practical implementation has remained elusive.
    In this study, we will develop the low swing FET and 1T Memory by negative capacitance concept. Therefore, we will develop HfO2:Zr to achieve polarization effect. The objective is to improve the subthreshold swing and hysteresis window let the information stored in FeRAM.

    目錄 Publication………………………………………………………………………I 中文摘要………………………………………………………………………II Abstract………………………………………………………………………. III 致謝……………………………………………………………………….……IV 目錄……………………………………………………………………….…….V 圖目錄…………………………………………………………………….…VIII 表目錄……………………………………………………………………..…XIV 第一章 簡介 1-1閘極介電層選擇…………………….………………………………………1 第二章 文獻探討 2-1負電容材料文獻.…………………………………………………………3 第三章 鐵電負電容電晶體 3-1實驗動機……………………………………………………………12 3-2元件製作溫度與設計..………………………………………………13 3-3 HZO的成分與晶項分析….………………………………………………14 3-4鐵電負電容電晶體電性分析………...……………………………………16 3-4-1 HZO的鐵電量測…………...…………………………………………16 3-4-2 量測HZO應用於MOSFET介電層中之電性……....………………18 第四章 鐵電效應於1T記憶體應用 4-1 實驗動機………………………………………………………………21 4-2 1T鐵電記憶體相關文獻.………………………………………………….22 4-3 1T鐵電記憶體的電性量測與溫度對VT分析……………………………24  4-3-1 HZO退火溫度600℃的MOSFET電性分析……...............................24  4-3-2 HZO退火溫度750℃的MOSFET電性分析.……..…………………25 4-3-3 HZO退火溫度800℃的MOSFET電性分析……..…………………26 4-3-4 小結………………………………………………..…………………27 4-4 1T鐵電記憶體的可靠度量測與分析…………………………………..…28  4-4-1 HZO退火溫度600℃、CVS設定+-2v…..……………………………29  4-4-2 HZO退火溫度750℃、CVS設定+-2v………………..………………32 4-4-3 小結………………………………………………..…………………36 4-5 1T鐵電記憶體的變更量測速度分析…………………………………..…38 4-5-1 HZO退火溫度600℃的M/HZO/M電性分析…..………...…………38 4-5-1 HZO退火溫度750℃的M/HZO/S電性分析….…..…………………42 4-6 1T鐵電記憶體的ΔVT維持時間分析……………….……………………44 第五章 結論與未來工作 5-1 綜合討論…………………………………………………………………47 5-2 未來工作…………………………………………………………………48 5-2-1 鐵電負電容電晶體漏電改善……………….….…..…………………48 5-2-2 鐵電記憶體retention改善…….…………….….…..…………………48參考文獻…………..…………..……………………………………………49   圖目錄 圖1-1由於閘極堆疊的製程限制與FE-HfO2的膜厚限制,所以閘極堆疊仍維持在28奈米節點。[4] ……………………………………………………2 圖1-2退火溫度造成Hf-based材料晶相改變改進而俱鐵電特性。[4]…..……2 圖2-1不同元素摻雜於HfO2中所形成的鐵電材料之FE、AFE PV圖。[4] ……..4 圖2-2 (a)膜厚為7.5nm和9.5nm的M/HZO/M結構其量測出的PV圖可明顯的看出有鐵電特性(b)隨著訊號電壓增加PV圖趨近於飽和。[13]................4 圖2-3 HfO2、Hf0.5Zr0.5O2、ZrO2的GI-XRD分析圖。[17]…………… …6 圖2-4 A.隨Zr摻雜量不同的Pr、r分別對於電場關係圖B. M-HZO-M結構的時間電流響應圖C. 不同Zr摻雜量的剩餘極化、介電常數與mol℃linic相的比例多寡關係圖。[17]………………………… 6 圖2-5 Si:HfO2(Si約3% mol doping) by 900℃ anneal MFM結構C-V特性圖。[18] 7 圖2-6 8.5 nm的Si:HfO2極化特性與介電常數對應電壓的關係圖。可見隨著Si摻雜量增多而由鐵電態轉為反鐵電態。[18] 7 圖2-7 結構為TiN/10 nm 5.2 mol% Y:HfO2/TiN MIM (a) Y:HfO2PV圖。(b)CV正反掃時出現兩支peak。[14] 9 圖2-8 10 nm 5.2 mol% Y:HfO2 MIM結構的PMA製程、PDA製程與Yttrium濃度比較圖。[14] 9 圖2-9 (a)使用PMA製程的MIM元件,Al濃度的變化會影響其PV曲線 (b) 使用PDA製程的MIM元件,Al濃度的變化會影響其PV曲線(c) 使用PMA製程的MIM元件AL濃度為7.1mol%,隨著不同退火溫度其鐵電特性越來越明顯(d)MIM結構的殘留極化、介電系數與Al的濃度關係圖。[15] 11 圖3-1 FE-HZO FETs的SS對溫度可以看出NC效應可以使body factor<1。 12 圖3-2 HZO退火溫度與SS& ΔVT關係圖。………. 13 圖3-3 HZO退火600℃的TEM剖面圖。 14 圖3-4 HZO退火600℃的EDS mapping圖。 14 圖3-5 未退火HZO的XPS分析圖。 15 圖3-6 HZO退火600℃的GI-XRD晶相分析圖。 15 圖3-7 未退火的HZO與HZO退火600℃的電流時間響應圖。 16 圖3-8 未退火的HZO與HZO退火600℃的PE圖。 16 圖3-9 HZO退火600℃的C-V圖。 18 圖3-10 HZO退火600℃的ID-VG圖。 18 圖3-11 HZO退火600℃的SS-ID圖。 19 圖3-12 HZO退火600度ID-VG圖在VGS從0v到1v的放大圖。 ………19 圖4-1 當FE-HfO2的結構堆疊於MFIS-FET上時,可看出有著明顯的逆時針IDVG曲線。[9] 23 圖4-2 由圖在經過100次讀取後,得知元件有低資料保存損耗。預測在十年後其memory window在室溫中可以保持在0.6V。[9] 23 圖4-3 因電晶體閘極的介電質摻雜Si的濃度不同中導致反鐵電特性(上排),正鐵電特性(下排)。左側為ID-VG的正反掃,右側為ID-VG因給的脈衝訊號不同而有不同的電流訊號(受探針限制,脈衝時間為一秒)。[22] .23 圖4-4 上圖為一短通道FE-HfSiO FET TEM橫截面圖。下圖為電荷載子流的捕獲與偶極切換導致不同的VT shift。[22] 23 圖4-5 HZO退火溫度600℃的MOSFET的ID-VG曲線。 24 圖4-6 HZO退火溫度600℃的MOSFET的電流時間響應圖。 25 圖4-7 HZO退火溫度600℃的MOSFET的PE圖。 25 圖4-8 HZO退火溫度750℃的MOSFET的ID-VG曲線。 25 圖4-9 HZO退火溫度750℃的MOSFET的電流時間響應圖。 26 圖4-10 HZO退火溫度750℃的MOSFET的PE圖。 26 圖4-11 HZO退火溫度800℃的MOSFET的ID-VG曲線。 26 圖4-12 HZO退火溫度800℃的MOSFET的電流時間響應圖。 27 圖4-14 HZO退火溫度800℃的MOSFET的PE圖。 27 圖4-15 HZO退火溫度與ΔVT關係圖。 27 圖4-16 HZO退火溫度與Pr關係圖。 28 圖4-17 HZO退火溫度600℃的ID-VG電性圖。 29 圖4-18 HZO退火溫度600℃的MOSFET的電流時間響應圖。 29 圖4-19 HZO退火溫度600℃的MOSFET的PE圖。 29 圖4-20 經過104s的stress、CVS為+2v的ID-VG關係圖。 30 圖4-21 經過104s的stress、CVS為+2v的IG-Stress Time關係圖。 30 圖4-22 HZO退火溫度600℃的ID-VG電性圖。 30 圖4-23 HZO退火溫度600℃的MOSFET的電流時間響應圖。 30 圖4-24 HZO退火溫度600℃的MOSFET的PE圖。 31 圖4-25 經過104s的stress、CVS為-2v的ID-VG電性圖。 31 圖4-26 經過104s的stress、CVS為-2v的IG-Stress Time關係圖。 31 圖4-27 HZO退火溫度750℃的ID-VG電性圖。 32 圖4-28 HZO退火溫度750℃的MOSFET的電流時間響應圖。 32 圖4-29 HZO退火溫度750℃的MOSFET的PE圖。 32 圖4-30 經過104s的stress、CVS為+2v的ID-VG電性圖。 33 圖4-31 經過104s的stress、CVS為+2v的IG-Stress Time關係圖。 33 圖4-32 HZO退火溫度750℃的ID-VG電性圖。 34 圖4-33 HZO退火溫度750℃的MOSFET的電流時間響應圖。 34 圖4-34 HZO退火溫度750℃的MOSFET的PE圖。 34 圖4-35 經過104s的stress、CVS為-2v的ID-VG電性圖。 35 圖4-36 經過104s的stress、CVS為-2v的IG-Stress Time關係圖。 35 圖4-37 HZO退火溫度650℃在經過10年的操作過,ΔVT的變化量關係圖,有CVS+2V與CVS-2V。 37 圖4-38 HZO退火溫度750℃在經過10年的操作過,ΔVT的變化量關係圖,有CVS+2V與CVS-2V。 37 圖4-39 TiN/HZO/TiN結構圖。 39 圖4-40 TiN/HZO/TiN退火溫度600℃的電流時間響應圖,波形週期4μs。 39 圖4-41 TiN/HZO/TiN退火溫度600℃的PE圖,波形週期4μs。 39 圖4-42 TiN/HZO/TiN退火溫度600℃的電流時間響應圖,波形週期0.4μs。 39 圖4-43 TiN/HZO/TiN退火溫度600℃的PE圖,波形週期0.4μs。 39 圖4-44 TiN/HZO/TiN退火溫度600℃的PE圖,波形週期0.4μs。 40 圖4-45 TiN/HZO/TiN退火溫度600℃的PE圖,波形週期0.4μs。 40 圖4-46 TiN/HZO/TiN退火溫度600℃的電流時間響應圖,波形週期0.4ms。 41 圖4-47 TiN/HZO/TiN退火溫度600℃的PE圖,波形週期0.4ms。 41 圖4-48 TiN/HZO/TiN退火溫度600℃的波形週期改變與Pr關係圖。 41 圖4-49 TaN/HZO 5nm/S 的MOSFET結構圖。 42 圖4-50 TaN/HZO 5nm/S 的MOSFET的電流時間響應圖,波形週期0.4μs。 43 圖4-51 TaN/HZO 5nm/S 的MOSFET的PE圖,波形週期0.4μs。 43 圖4-52 TaN/HZO 5nm/S 的MOSFET的電流時間響應圖,波形週期4μs。 43 圖4-53 TaN/HZO 5nm/S 的MOSFET的PE圖,波形週期4μs。 43 圖4-54 間隔0s的HZO未退火的ID-VG電性圖。 44 圖4-55 間隔103s的HZO未退火的ID-VG電性圖。 44 圖4-56 間隔0s的HZO退火600℃的ID-VG電性圖。 46 圖4-57 間隔103s的HZO退火600℃的ID-VG電性圖。 46 圖4-58 間隔0s的HZO退火750℃的ID-VG電性圖。 46 圖4-59 間隔103s的HZO退火600℃的ID-VG電性圖。 46 圖4-60 不同的HZO退火的ΔVT與資料保存時間關係圖。 46   表目錄 表4-1操作十年後HZO退火溫度與ΔVT在不同的CVS的關係。…..……36

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