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研究生： 曾一修
TSENG, I-Hsiu
論文名稱： 以FPGA實現適用於NoC平台上主動型態硬體加速電路-以大尺寸FFT為例
FPGA-Based Active Hardware Accelerator on NoC Platform for large-size FFT applications.
指導教授： 黃文吉
學位類別： 碩士
Master
系所名稱： 資訊工程學系
Department of Computer Science and Information Engineering
論文出版年： 2014
畢業學年度： 102
語文別： 中文
論文頁數： 55
中文關鍵詞： 晶片網路 、系統晶片 、動態隨機存取記憶體 、現場可程式化邏輯閘陣列 、主動型態電路
英文關鍵詞： NoC, SoC, DRAM, FPGA, Active Hardware
論文種類： 學術論文
相關次數： 點閱：232  下載：3 
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    • 本論文主要是提出一個硬體架構可以將主動型態硬體加速電路在Network on Chip(NoC)平台上實作，不同於以往採用被動型態硬體電路在System on Chip (SoC)平台上實作，可以避免在SoC上會遭遇搶匯流排(Bus)等問題以及利用主動型態硬體加速電路的特性將資料存放於動態隨機存取記憶體(Dynamic Random Access Memory, DRAM)中。最後利用實現大尺寸的快速傅立葉轉換(Fast Fourier Transform ,FFT)作為例子，以驗證電路的正確性與實用價值。

    本硬體電路中使用IEEE 754浮點數格式進行運算，且透過SDRAM Controller將資料存取在SDRAM中，最後以現場可程式化邏輯閘陣列(Field Programmable Gate Array ,FPGA)為開發平台實現且實際測量硬體電路的資源消耗。實驗的結果顯示我們可以降低FPGA上資源的消耗，使其可以處理更大的資料量，與提高電路的重複使用性來降低電路設計的複雜度。

    第一章 緒論 1 1.1 研究背景與動機目的 1 1.2 全文架構 7 第二章 基礎理論及技術背景介紹 8 2.1 SYSTEM ON CHIP 8 2.1.1 SoC的發展 8 2.1.2 SoC的系統架構 9 2.2 NETWORK ON CHIP 10 2.2.1 NoC的發展 10 2.2.2 NoC的架構 10 2.3 FPGA系統設計 12 2.4 主動型態 14 2.4.1 主動型態的簡介 14 2.4.2 主動型態Read的工作流程 16 2.4.3 主動型態Write的工作流程 18 2.5 SDRAM CONTROLLER 20 第三章 系統架構 21 3.1 ACTIVE READ 21 3.2 ACTIVE WRITE 27 3.3 主動型態硬體加速電路 32 3.4 在主動型態硬體加速電路加入FFT 36 第四章 實驗數據與效能比較 42 4.1 開發平台與實驗環境介紹 42 4.2 實驗數據呈現與討論 46 第五章 結論 53 參考文獻 54

    [1] 林郁軒, 基於網路介面之可重構網路單晶片路由器設計, 國立成功大學電機工程學系, 2006.
    [2] Altera Corporation, Avalon Bus Specification Reference Manual, 2003.
    [3] Altera Corporation, Avalon Interface Specification, 2014.
    [4] Altera Corporation, SOPC/NIOSII 設計與實作課程, 2007.
    [5] Altera Corporation, DDR and DDR2 SDRAM Controller Compiler User Guide, 2009.
    [6] Altera Corporation, FFT MegaCore Function User Guide, 2011.
    [7] 林烝祺, 以FPGA實現可自動對焦之3D數位全像圖重建系統, 國立臺灣師範大學資訊工程研究所, 2014.
    [8] C.-L. Yu et al., Multidimensional DFT IP generator for FPGA platforms, IEEE Transactions on Circuits and Systems, 2010.
    [9] I. S. Uzun et al., FPGA implementations of fast Fourier transforms for real-time signal and image processing,”in IEEE Conference on Field-Programmable Technology (FPT), 2003.
    [10] PowerFFT ASIC, http://www.eonic.com/.
    [11] C.-L. Yu et al., FPGA architecture for 2D discrete Fourier ransform based on 2D decomposition for large-sized data, Journal of Signal Processing Systems, 2011.
    [12] C.-L. Yu et al., Memory Bandwidth Efficient Two-Dimensional Fast Fourier Transform Algorithm and Implementation for Large Problem Sizes, 2011.

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